|
การออกแบบเมทริกซ์พาริตีเช็กสำหรับรหัสแอลดีพีซีแบบนอนไบนารี |
|---|---|
| รหัสดีโอไอ | |
| Title | การออกแบบเมทริกซ์พาริตีเช็กสำหรับรหัสแอลดีพีซีแบบนอนไบนารี |
| Creator | ณัฐ ตันติบุตร |
| Contributor | ลัญฉกร วุฒิสิทธิกุลกิจ, ปิยะ โควินท์ทวีวัฒน์ |
| Publisher | จุฬาลงกรณ์มหาวิทยาลัย |
| Publication Year | 2559 |
| Keyword | รหัสแก้ความผิดพลาด (ทฤษฎีสารสนเทศ), Error-correcting codes (Information theory) |
| Abstract | การส่งผ่านข่าวสารดิจิทัลในระบบสื่อสารไร้สายมักได้รับผลกระทบจากสัญญาณรบกวนและสัญญาณแทรกสอดทำให้เกิดความผิดพลาดบิตขึ้น รหัสแก้ไขความผิดพลาดเป็นเทคนิคสำคัญที่ใช้แก้ปัญหาความผิดพลาดบิตดังกล่าวได้อย่างมีประสิทธิภาพ ในปัจจุบันรหัสรหัสพาริตีเช็กความหนาแน่นต่ำหรือที่เรียกโดยย่อว่ารหัสแอลดีพีซีได้รับความสนใจอย่างมากในการประยุกต์ใช้งานจริงในทางปฏิบัติ วิทยานิพนธ์นี้มีวัตถุประสงค์เพื่อปรับปรุงรหัสแอลดีพีซีให้มีสมรรถนะในการแก้ไขความผิดพลาดได้ดีขึ้นโดย 2 แนวทางคือ แนวทางแรกเสนอการปรับปรุงสมรรถนะของรหัสแอลดีพีซีแบบไบนารีที่มีอยู่เดิมให้ดีขึ้นด้วยการแปลงรหัสดังกล่าวให้กลายเป็นรหัสนอนไบนารี โดยเน้นรหัสแอลดีพีซีที่มีน้ำหนักคอลัมน์เท่ากับสอง และแนวทางที่สองเป็นการพัฒนาวิธีการถอดรหัสขึ้นใหม่โดยให้มีประสิทธิภาพดีขึ้นโดยพิจารณาทั้งค่าอัตราความผิดพลาดบิตและจำนวนรอบการวนซ้ำให้ลดลงอย่างมีนัยสำคัญ ผลการทดสอบในส่วนแรกพบว่ารหัสนอนไบนารีที่เสนอขึ้นมีอัตราความผิดพลาดบิตที่ต่ำกว่ารหัสโพรโทกราฟขนาดเดียวกันที่องค์กรนาซาเลือกใช้อยู่ประมาณ 0.4 dB ผลการทดสอบในส่วนที่สองพบว่าการถอดรหัสที่เสนอขึ้นใหม่นี้ให้อัตราความผิดพลาดบิตที่ลดต่ำลงกว่าวิธีการแบบดั้งเดิมอย่างชัดเจน เมื่อทำการทดสอบกับรหัสแอลดีพีซีตามมาตรฐาน IEEE 802.11n ทั้ง 3 ขนาดคือ 648, 1296 และ 1944 บิต อีกทั้งจำนวนรอบการวนซ้ำลดลงมาก ซึ่งมีความหมายว่าการถอดรหัสแบบนี้นอกจากจะมีอัตราความผิดพลาดที่ต่ำลงกว่าเดิมแล้วการประมวลผลก็ลดลงด้วย |
| URL Website | cuir.car.chula.ac.th |
